VHDL/Operacje na zmiennych: Różnice pomiędzy wersjami

Usunięta treść Dodana treść
Linia 105:
{{Uwaga|Jak zaznaczono w rozdziale [[VHDL/Jednostki projektowe|Jednostki projektowe]], poniższe operacja, mają sens tylko w obrębie procesu}}
==IF==
 
'''IF''' warunek '''THEN'''
instrukcje;
'''END IF;'''
 
'''IF''' warunek1 '''THEN'''
instrukcje;
'''ELSEIF''' warunek2 '''THEN'''
instrukcje;
'''END IF;'''
 
==CASE==
==LOOP==