VHDL/Operacje na zmiennych: Różnice pomiędzy wersjami
Usunięta treść Dodana treść
→CASE: wyrażenie case |
|||
Linia 103:
=Operacje warunkowe=
{{Uwaga|Jak zaznaczono w rozdziale [[VHDL/Jednostki projektowe|Jednostki projektowe]], poniższe
==IF==
|